MOSFET的擊穿有哪幾種?
Source、Drain、Gate
場效應(yīng)管的三極:源級S 漏級D 柵級G
?。ㄟ@里不講柵極GOX擊穿了啊,只針對漏極電壓擊穿)
先講測試條件,都是源柵襯底都是接地,然后掃描漏極電壓,直至Drain端電流達到1uA。所以從器件結(jié)構(gòu)上看,它的漏電通道有三條:Drain到source、Drain到Bulk、Drain到Gate。
1) Drain-》Source穿通擊穿:
這個主要是Drain加反偏電壓后,使得Drain/Bulk的PN結(jié)耗盡區(qū)延展,當(dāng)耗盡區(qū)碰到Source的時候,那源漏之間就不需要開啟就形成了 通路,所以叫做穿通(punch through)。那如何防止穿通呢?這就要回到二極管反偏特性了,耗盡區(qū)寬度除了與電壓有關(guān),還與兩邊的摻雜濃度有關(guān),濃度越高可以抑制耗盡區(qū)寬度延 展,所以flow里面有個防穿通注入(APT: AnTI Punch Through),記住它要打和well同type的specis。當(dāng)然實際遇到WAT的BV跑了而且確定是從Source端走了,可能還要看是否 PolyCD或者Spacer寬度,或者LDD_IMP問題了,那如何排除呢?這就要看你是否NMOS和PMOS都跑了?POLY CD可以通過Poly相關(guān)的WAT來驗證。對吧?
對于穿通擊穿,有以下一些特征:
?。?)穿通擊穿的擊穿點軟,擊穿過程中,電流有逐步增大的特征,這是因為耗盡層擴展較寬,產(chǎn)生電流較大。另一方面,耗盡層展寬大容易發(fā)生DIBL效應(yīng),使源襯底結(jié)正偏出現(xiàn)電流逐步增大的特征。
?。?)穿通擊穿的軟擊穿點發(fā)生在源漏的耗盡層相接時,此時源端的載流子注入到耗盡層中,
被耗盡層中的電場加速達到漏端,因此,穿通擊穿的電流也有急劇增大點,這個電流的急劇增大和雪崩擊穿時電流急劇增大不同,這時的電流相當(dāng)于源襯底PN結(jié)正向?qū)〞r的電流,而雪崩擊穿時的電流主要為PN結(jié)反向擊穿時的雪崩電流,如不作限流,雪崩擊穿的電流要大。
?。?)穿通擊穿一般不會出現(xiàn)破壞性擊穿。因為穿通擊穿場強沒有達到雪崩擊穿的場強,不會產(chǎn)生大量電子空穴對。
?。?)穿通擊穿一般發(fā)生在溝道體內(nèi),溝道表面不容易發(fā)生穿通,這主要是由于溝道注入使表面濃度比濃度大造成,所以,對NMOS管一般都有防穿通注入。
?。?)一般的,鳥嘴邊緣的濃度比溝道中間濃度大,所以穿通擊穿一般發(fā)生在溝道中間。
?。?)多晶柵長度對穿通擊穿是有影響的,隨著柵長度增加,擊穿增大。而對雪崩擊穿,嚴(yán)格來說也有影響,但是沒有那么顯著。
2) Drain-》Bulk雪崩擊穿:
這就單純是PN結(jié)雪崩擊穿了(**alanche Breakdown),主要是漏極反偏電壓下使得PN結(jié)耗盡區(qū)展寬,則反偏電場加在了PN結(jié)反偏上面,使得電子加速撞擊晶格產(chǎn)生新的電子空穴對 (Electron-Hole pair),然后電子繼續(xù)撞擊,如此雪崩倍增下去導(dǎo)致?lián)舸?,所以這種擊穿的電流幾乎快速增大,I-V curve幾乎垂直上去,很容燒毀的。(這點和源漏穿通擊穿不一樣)
那如何改善這個juncTIon BV呢?所以主要還是從PN結(jié)本身特性講起,肯定要降低耗盡區(qū)電場,防止碰撞產(chǎn)生電子空穴對,降低電壓肯定不行,那就只能增加耗盡區(qū)寬度了,所以要改變 doping profile了,這就是為什么突變結(jié)(Abrupt juncTIon)的擊穿電壓比緩變結(jié)(Graded JuncTIon)的低。這就是學(xué)以致用,別人云亦云啊。
當(dāng)然除了doping profile,還有就是doping濃度,濃度越大,耗盡區(qū)寬度越窄,所以電場強度越強,那肯定就降低擊穿電壓了。而且還有個規(guī)律是擊穿電壓通常是由低 濃度的那邊濃度影響更大,因為那邊的耗盡區(qū)寬度大。公式是BV=K*(1/Na+1/Nb),從公式里也可以看出Na和Nb濃度如果差10倍,幾乎其中一 個就可以忽略了。
那實際的process如果發(fā)現(xiàn)BV變小,并且確認(rèn)是從junction走的,那好好查查你的Source/Drain implant了
3) Drain-》Gate擊穿:這個主要是Drain和Gate之間的Overlap導(dǎo)致的柵極氧化層擊穿,這個有點類似GOX擊穿了,當(dāng)然它更像 Poly finger的GOX擊穿了,所以他可能更care poly profile以及sidewall damage了。當(dāng)然這個Overlap還有個問題就是GIDL,這個也會貢獻Leakage使得BV降低。
上面講的就是MOSFET的擊穿的三個通道,通常BV的case以前兩種居多。
上面講的都是Off-state下的擊穿,也就是Gate為0V的時候,但是有的時候Gate開啟下Drain加電壓過高也會導(dǎo)致?lián)舸┑?,我們稱之為 On-state擊穿。這種情況尤其喜歡發(fā)生在Gate較低電壓時,或者管子剛剛開啟時,而且?guī)缀醵际荖MOS。所以我們通常WAT也會測試BVON,
不要以為很奇怪,但是測試condition一定要注意,Gate不是隨便加電壓的哦,必須是Vt附近的電壓。(本文開始我貼的那張圖,Vg越低時on-state擊穿越低)
有可能是Snap-back導(dǎo)致的,只是測試機臺limitation無法測試出標(biāo)準(zhǔn)的snap-back曲線。另外也有可能是開啟瞬間電流密度太大,導(dǎo)致大量電子在PN結(jié)附近被耗盡區(qū)電場加速撞擊。